4 GB-sett på DDR2-800

[Simen1]

Er det noen bakdeler med å bruke 4x 1GB framfor 2x 2GB når det gjelder ddr2?

 

Tenker på amd og ddr1 der man ble tvunget til 2t framfor 1t ved bruk av 4 brikker istede for 2...

7890378[/snapback]

Husk at selv den gangen var det T2 i stedet for T1 et svært lite ytelsetap sammenlignet med ytelsegevinsten av 2GiB vs. 1GiB. Totalt sett var 2GiB absolutt å anbefale på tross av 2T. Vel og merke når man bruker over 1GiB.

 

Skulle tro at det er bedre å klokke når man har kun to brikker da bed blir mindre last på chipsettet.

7894190[/snapback]

Det blir ikke noe mer last på brikkesettet av å ha 4 brikker i stedet for 2. Det gjelder både på systemer der minnekontrolleren er innebygd i CPU og der den er en del av brikkesettet. Men det kan bli vanskeligere å overklokke minnebussen med 2 moduler per kanal enn med 1. Det er fordi det alltid vil være mer signalstøy når man bruker to moduler. Selv om det er teknikker på DDR2 som skal redusere signalstøyen mer enn på DDR.

 

Men det er igjen større sjanse for at minnebrikkene sliter ... Det er ikke uten grunn at 2GB-brikkene som kommer har dårligere spec en 1GB-brikkene i dag...

7901544[/snapback]

Ingen grunn til at minne brikkene skulle slite mer, men systemet total ville slite _litt_ mer.

7909339[/snapback]

Begge deler gjelder faktisk. To moduler gir mer signalstøy og dermed dårligere potensiale for overklokking av minnebussen. Jo høyere kapasitet minnemodulene har jo vanskeligere blir det å produsere de med lav latency og høy klokkehastighet. Jeg har ennå ikke sett 2GiB moduler som er raskere enn DDR2-800 CL4, mens det finnes 1GiB-moduler med DDR2-1300 CL5 og DDR2-1066 CL4 og DDR2-800 CL3.

[Betroz]

daffyd det jeg mente var at når man har 4 GB RAM i maskina med ett 32bit OS så vil kun 3GB bli brukt. Med 64 bit OS kan alt brukes. Vet det fordi har testet ut dette selv.

[eXa]

Er det noen bakdeler med å bruke 4x 1GB framfor 2x 2GB når det gjelder ddr2?

 

Tenker på amd og ddr1 der man ble tvunget til 2t framfor 1t ved bruk av 4 brikker istede for 2...

7890378[/snapback]

Husk at selv den gangen var det T2 i stedet for T1 et svært lite ytelsetap sammenlignet med ytelsegevinsten av 2GiB vs. 1GiB. Totalt sett var 2GiB absolutt å anbefale på tross av 2T. Vel og merke når man bruker over 1GiB.

 

 

Jo men da var det kansje en grunn til å velge 2x 1GB brikker framfor 4x 512MB brikker nettopp pga 1T.

 

Men nå som man ikke blir "straffet" på samme måte ved å bruke 4 brikker framfor 2 så er grunnen til å bruke disse mindre.

Sier ikke at de er bortkastet, bare at man har litt mere spesielle behov nå man vil ha disse brikkene. (kun 2 minne slotter eller behov for mere enn 4GB ram)

[Quintero]

Skulle tro at det er bedre å klokke når man har kun to brikker da bed blir mindre last på chipsettet.

7894190[/snapback]

Det blir ikke noe mer last på brikkesettet av å ha 4 brikker i stedet for 2. Det gjelder både på systemer der minnekontrolleren er innebygd i CPU og der den er en del av brikkesettet. Men det kan bli vanskeligere å overklokke minnebussen med 2 moduler per kanal enn med 1. Det er fordi det alltid vil være mer signalstøy når man bruker to moduler. Selv om det er teknikker på DDR2 som skal redusere signalstøyen mer enn på DDR.

7911079[/snapback]

Det der er en helt absurd påstand.

 

Du snakker jo om kontrollerens belastning, og den påvirkes unektelig av kapasitansen, som i stor grad avhenger av antallet brikker.

 

Høyere kapasitans = høyere belastning = tregere respons (Slew Rate).

 

Teknikkene som gjør at DDR2 har bedre signalintegritet handler først og fremst om databussen, men riktignok også adressebussen. Spesielt On-Die Termination forbedrer lengden på DVW (Data Valid Window), dvs at den tillater pålitelig data capture på høyere hastigheter, og denne effekten blir særlig tydelig når det er flere brikker pr kanal.

 

Jeg sier ikke at kontrollerens økte belastning behøver å være årsaken til at man møter veggen ved overklokking, men påstanden din er likefullt helt feil. Det finnes alltid et punkt hvor man må øke fra 1T til 2T, og på samme måte er det et punkt hvor 2T blir for stramt.

[Anders Jensen]

Skulle tro at det er bedre å klokke når man har kun to brikker da bed blir mindre last på chipsettet.

7894190[/snapback]

Det blir ikke noe mer last på brikkesettet av å ha 4 brikker i stedet for 2. Det gjelder både på systemer der minnekontrolleren er innebygd i CPU og der den er en del av brikkesettet. Men det kan bli vanskeligere å overklokke minnebussen med 2 moduler per kanal enn med 1. Det er fordi det alltid vil være mer signalstøy når man bruker to moduler. Selv om det er teknikker på DDR2 som skal redusere signalstøyen mer enn på DDR.

Må støtte Quintero her. Det blir definitivt mer kapasitivlast for minnekontrolleren å drive når en legger til flere minnemoduler, med unntak av FB-DIMM hvor kanalene er punkt til punkt i kjede. Det er derfor FB-DIMM skalerer til så høy kapasitet, kostnaden er noe høyere latency.

[Quintero]

Det blir definitivt mer kapasitivlast for minnekontrolleren å drive når en legger til flere minnemoduler, med unntak av FB-DIMM hvor kanalene er punkt til punkt i kjede.

Ja, her berører du egentlig sakens kjerne. I paralelle UDIMM-systemer kan ikke kontrolleren rette et adressesignal mot en bestemt brikke - i elektrisk forstand. De fleste adresse/kommando-pinnene går igjen i alle slotene, og de overfører akkurat samme signaler til enhver tid. Det finnes bare noen få unike pinner, og de som er relevante for adresseringen kalles chip select, hvis funksjon er å fortelle de forskjellige brikkene (eventuelt sidene (rank)) hvorvidt de skal respondere på eller ignorere en gitt kommando. Elektrisk sett vil altså ethvert signal distribueres til *alle* brikkene, derfor gir hver ekstra brikke økt belastning på kontrollerens adresse-enhet.

 

Reg-minne har egentlig samme grunnleggende struktur på bussene som UDIMM-systemer, men hver brikke har ekstra chiper i form av adresse-register og dedikert PLL. Dette er en alternativ måte å avlaste kontrolleren på, fordi den egentlig bare kommuniserer med Reg-chipen, som deretter videreformidler signalet til de mange minnechipene.

 

Det er derfor FB-DIMM skalerer til så høy kapasitet, kostnaden er noe høyere latency.

7916736[/snapback]

Er dette den fremste årsaken til de høyere forsinkelsene? Jeg er ikke sikker, men vil tro at det ekstra leddet med (de)multiplexing har en stor finger med i spillet.

[Anders Jensen]

Det er derfor FB-DIMM skalerer til så høy kapasitet, kostnaden er noe høyere latency.

7916736[/snapback]

Er dette den fremste årsaken til de høyere forsinkelsene? Jeg er ikke sikker, men vil tro at det ekstra leddet med (de)multiplexing har en stor finger med i spillet.

7927466[/snapback]

mesteparten kommer fra POSI-SIPO forsikelser. Forsinkelsen fra hvert ledd i kjeden tror jeg faktisk er under en klokkesyklus altså bare repeater uten buffer, men her er jeg ikke 100% sikker. Det er uansett ikke mye ekstra forsinkelse en snakker om når signalet klokkes ved 5-6 GHz.

[Quintero]

mesteparten kommer fra POSI-SIPO forsikelser.

Den gikk nok over hodet på meg. Håper du kan si litt mer

 

Forsinkelsen fra hvert ledd i kjeden tror jeg faktisk er under en klokkesyklus altså bare repeater uten buffer, men her er jeg ikke 100% sikker. Det er uansett ikke mye ekstra forsinkelse en snakker om når signalet klokkes ved 5-6 GHz.

7928854[/snapback]

Med "ledd" mente jeg ikke signalenes overføringer i kjede gjennom alle AMBene (hvis signalet går til / fra den ytterste modulen) - men din forklaring på det høres rimelig ut.

 

Det jeg så for meg var den ekstra (de)multiplexingen som inntreffer ved overgangen mellom det 64 bits brede, opprinnelige formatet til memory array, og FB-DIMMs grensesnitt. Selve minnearkitekturens interne bredde og FBD-bussen vil ihvertfall påvirke hvor mange eksterne sykluser det tar å bufre tilstrekkelig data, men foreløpig er det vel bare DDR2 som FBD kombineres med.

 

Prinsippet bak (de)multiplexing, dvs overgang mellom interne, brede overføringer kontra eksterne, smale blir tydelig når man f.eks. gransker ulikhetene mellom Read Cas og Write CAS til DDR1 og DDR2. En datamengde som tilsvarer den interne bussbredden må alltid bufres før den interne skriveprosessen påbegynnes. DDR1 har jo dobbel intern bredde (2*64 bits), så det tar en syklus eller 2 "eksterne" I/O timeslots å bufre to kolonner, og Write CAS er fastlåst på 1 syklus. DDR2 på sin side har som kjent firedobbel intern bredde, og dermed kreves det to sykluser / fire timeslots til bufring før skrivingen starter internt. For CAS Read ser det hele temmelig forskjellig ut fordi parameteren angir forsinkelsen til den *første* kolonnen er tilgjengelig på I/O pinnene. De første 64 bitene bringes umiddelbart til prosessoren, uansett hvor mange andre kolonner som ble fetchet internt på samme tid. Det brukes også såkalt Burst Ordering for å "stokke om" på de prefetchede kolonnene, slik at Critical Word sendes først over den eksterne bussen.

 

Men jeg ser at jeg må lese meg opp på FBD...

[Anders Jensen]

var vist litt kjapp sist gang. PISO og SIPO konvertering mente jeg. Parallell til seriell og tilbake altså. Er vel noe køing osv i AMBene også.

[Quintero]

var vist litt kjapp sist gang. PISO og SIPO konvertering mente jeg. Parallell til seriell og tilbake altså.

7934588[/snapback]

Ok, det var akkurat denne konverteringen jeg hadde i tankene.