Radeon X700 avløses av RV530

[RBW]

Radeon X700 avløses av RV530

Den nye mellomklassebrikken fra ATI skal blant annet ha støtte for det fremtidige WGF 1.0. Brikken vil også basere seg på 90 nm-teknologi.

 

Les artikkelen her

[Simen1]

Det var noen spekulasjoner rundt R520 her i går der jeg tippet at R520 kunne få 32 pipes, men trolig ingen produkter med 32 fungerende pipes før om lang tid (grunnet lav yield). Altså at den produseres med 32 pipes men har så stor feilrate at det ikke er vits i å lansere et produkt med 32 fungerende pipes. I starten vil nok 24 fungerende pipes være toppmodellen av R520. Mulig vi får se versjoner med 20 eller 28 pipes også. Kommer litt an på hvordan pipelinene er "clustret" sammen. Versjonen med 32 fungerende pipes dukker sikkert ikke opp før 3-6 måneder etter lansering og da til svinaktig høye priser.

 

Når det gjelder R530 så blir den sikkert lik R520, bare med litt færre pipes og dermed bedre yield. Trolig kommer versjoner med 12 og 16 fungerende pipes av totalt 16.

[MadsES]

Kommer ikke brikken i Mai?!

 

Eller er det rv520 eller noe sånt?

[MistaPi]

Ifølge et dokument noen på Beyond3D forumet har sett er pipeline oppsettet til R5xx serien beskrevet på følgene måte:

 

R520: 16-1-1-1

 

RV530: 4-1-3-2

 

RV515: 4-1-1-1

 

R580: 16-1-3-1

 

Fra det jeg har skjønt beskriver dette pixel pipelines - ALU - TMU - Z/stencil.

 

Men la oss ikke fokusere alt for mye på antall pipelines.

I think what people need to bear in mind is that even with non-unified structures the "pipeline" doesn't really tell us much about performance. Current high end boards have "16 pipelines", but realistically there are very few scenarios where you be getting 16 (or 32 in some of NV40's cases) "outputs per clock", witness the arrangement of NV43's fragment to ROP pipelines. Should “hypothetical new architecture x” have fewer pipelines than “hypothetical refresh y” that doesn’t really give any indication of the composition of the structure of pipelines of x - how many instructions per clock, its per quad efficiency, overall architectural efficiency, ROP output capabilities, etc., etc., hence its relative performance against y. In many respects the newer parts are more likely going to be about making sure the ROP's are kept busier by various methods.

 

Should NVIDIA be going to “24 pipelines” then they are probably doing so because the architectural layout of their pipelines is already fairly set in stone for this cycle and their overall pipeline composition probably won’t change massively significantly. The big unknown is what is R520’s pipeline composition and (what really matters) how good is that composition going to be in games.

[TCi]

WGF er vel det nye navnet på DirectX og ikke Direct 3D...