Gå til innhold

Itanium passerer Alpha


Anbefalte innlegg

Videoannonse
Annonse
EPIC er helt klart fremtiden for høy ytelse. Synd at det bare er Intel som har kastet seg på bølgen foreløpig. De andre kommer vel etter når gapet er blitt for stort.

Er EPIC navnet på arkitekturen til Itanium (og Alpha??), slik som x86 er for desktop CPU'er??

Endret av endrebjorsvik89
Lenke til kommentar
EPIC er helt klart fremtiden for høy ytelse. Synd at det bare er Intel som har kastet seg på bølgen foreløpig. De andre kommer vel etter når gapet er blitt for stort.

Er EPIC navnet på arkitekturen til Itanium (og Alpha??), slik som x86 er for desktop CPU'er??

EPIC (Explicitly Paralell Instruction Computer) er et prinsipp i likhet med RISC, CISC og VLIW (Very Long Instruction Word).

 

Kortversjonen er at Itanium er EPIC basert og Alpha er RISC basert, men EPIC og RISC er faktisk til en viss grad beslektet.

 

Lengre versjon:

 

se:CISC vs. RISC

 

VLIW er en type instruksjons sett hvor kompilator kan fortelle CPU at et på forhånd definert antall og kombinasjon (f.eks 2 int og 2 fp)instruksjoner kan utføres parallelt. Dette settes så sammen til en lang instruksjon. Derav navnet.

 

EPIC er en hybrid mellom VLIW og RISC. Dvs. kompilatoren kan fortelle cpu at et vilkårlig antall instruksjoner av en vilkårlig kombinasjon kan utføres parallelt. Instruksjonene er typisk RISC instruksjoner. Dvs. fast lengde på instruksjonene (41bit for IA64 og 32bit for de fleste RISC settene.) og en typisk ALU operasjon bruker to kilde registre og et resultat register slik at alle kildene er intakt etter at instruksjonen er utført og kan brukes uten å måtte lastes på nytt (slik tilfellet er for hastverksprosjektet x86 som ble designet på et bakrom hos Intel i løpet av 6 måneder i 1978 fordi deres opprinnelige 16bit arkitektur ble forsinket og IBM hadde det travelt...).

 

Itanium baserer seg på IA64 som er et instruksjons sett av typen EPIC. P4 baserer seg på IA32 som er en videreutvikling av x86 som er et instruksjons sett av typen CISC osv. de fleste andre instruksjons sett en sannsynligvis har hørt om er RISC.

 

Det som skiller IA64 fra RISC er en 5 bit template som beskriver parallelliteten i koden. Koden skal organiseres slik at en template og 3 instruksjoner hører sammen. Det blir 5bit+3x41bit=128bit templaten beskriver hva slags typer instruksjoner det dreier seg om og om det er brudd i parallelliteten. Om det ikke er brudd så fortsetter altså parallelliteten til de påfølgende 3 instruksjonene og en kan teoretisk sett bygge prosessorer som utfører flere titalls instruksjoner på samme klokkesyklus. I praksis finnes det imidlertid naturlige begrensninger i programmene slik at det for enkelte int programmer kan være en maksimal IPC på ca 10 som kan oppnås. (worst case jeg å i en analyse av noen int programmer.) For FP finnes det eksempler med programmer som tillater over 100 instruksjoner per syklus om en bare har bred nok CPU og ikke minst evnen til å finne denne paralleliteten. Det er ofte det siste det stopper på.

 

Videre er det med en rekke andre teknikker i IA64 som er med på å øke ytelsen betraktelig, men disse er så kompliserte at det er fordel å lese en bok om emnet for å få nevneverdig forståelse.

 

Gullkorn:

http://www.theregister.co.uk/2004/08/19/moto_hp_itanium/

Motorola's announcement is surprising mainly because the company's chief executive Ed Zander was ambivalent about Linux and a well-known Itanium-basher when he was president of Sun Microsystems two years ago.

 

Har aldri vært i tvil om at klagingen i onlien pressen/forum over IPF var noe av det mest innholdsløse i hele IT verdenen, og dette må vel være i nærheten av det perfekte eksempel på akkurat det.

Endret av Knick Knack
Lenke til kommentar

Opprett en konto eller logg inn for å kommentere

Du må være et medlem for å kunne skrive en kommentar

Opprett konto

Det er enkelt å melde seg inn for å starte en ny konto!

Start en konto

Logg inn

Har du allerede en konto? Logg inn her.

Logg inn nå
×
×
  • Opprett ny...